Speed control of a permanent magnet synchronous motor actuated by a three-phase multi level inverter

Ingenius. Revista de Ciencia y Tecnología

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Title Speed control of a permanent magnet synchronous motor actuated by a three-phase multi level inverter
Control de velocidad de un motor síncrono de imanes permanentes accionado por un inversor trifásico multinivel
 
Creator Mayoral Lagunez, Rosalino
Juárez Abad, José Antonio
Aguilar López, Beatriz Angélica
Linares Flores, Jesús
Barahona Avalos, Jorge Luis
 
Subject PMSM
Passivity Based Control
Multi Level Inverter
FPGA
PMSM
control por pasividad
inversor multinivel
FPGA
 
Description This paper presents the design and FPGA embedded implementation of robust controller design to speed tracking problem for a Permanent Magnet Synchronous Motor (PMSM). Then, a linear controller based on the exact static error dynamics passive output feedback (ESEDPOF) is proposed, where the uncertainty estimation is taken into account. The technique of passivity requires knowing the load torque, this is estimated with a traditional reduced-order observer. PMSM is driven by a five levels Three-Phase Cascaded Cell Multi-Level Inverter (3Φ -CCMLI). The medium-scale field-programmable gate array (FPGA) Spartan-6 XC6SLX9 is used for implementing the ESEDPOF controller, the reduced-order observer, and the multilevel pulse width modulator. The parallel processing provided by these devices allowed to obtain a sampling time of 10us. Simulation and Experimental validation shows an excellent dynamical performance.
Este trabajo presenta el diseño e implementación de un controlador robusto para el seguimiento de velocidad de un motor síncrono de imanes permanentes (MSIP). Se propone un controlador lineal basado en la retroalimentación dinámica de la salida pasiva estática del error exacto. El controlador pasivo propuesto requiere del conocimiento del par de carga, por lo que el mismo es estimado con un observador tradicional de orden reducido. El MSIP es impulsado por medio de un inversor multinivel trifásico de celdas en cascada de cinco niveles. Para la implementación del controlador, estimador y modulador multinivel se emplea un arreglo de compuertas programable en campo (FPGA) de la familia Spartan-6 XC6SLX9. El procesamiento en paralelo que provee este dispositivo permite obtener un tiempo de muestreo de 10 us. Los resultados de simulación y experimentales muestran que el controlador propuesto tiene un excelente desempeño.
 
Publisher Universidad Politécnica Salesiana
 
Date 2019-12-27
 
Type info:eu-repo/semantics/article
info:eu-repo/semantics/publishedVersion
 
Format application/pdf
application/pdf
 
Identifier https://ingenius.ups.edu.ec/index.php/ingenius/article/view/23.2020.09
10.17163/ings.n23.2020.09
 
Source Ingenius; Núm. 23 (2020): enero-junio; 97-108
Ingenius; No 23 (2020): january-june; 97-108
Ingenius; n. 23 (2020): enero-junio; 97-108
1390-860X
1390-650X
10.17163/ings.n23
 
Language spa
eng
 
Relation https://ingenius.ups.edu.ec/index.php/ingenius/article/view/23.2020.09/3578
https://ingenius.ups.edu.ec/index.php/ingenius/article/view/23.2020.09/3584
 
Rights Derechos de autor 2020 Universidad Politécnica Salesiana
http://creativecommons.org/licenses/by-nc-sa/4.0
 

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